Rutele de ceas pe spatele pipei redug defaza și consumul la 2nm

Ce spațiu eliberează rutele de ceas de pe spate pe fața pipei?

Cercetătorii de la Universitatea din California, Santa Cruz au propus o nouă metodă de proiectare a rețelelor de ceas pentru producerea de semiconductori avansaţi.

Lucrarea lor se concentrează pe integrarea rutării de ceas pe spatele pipei la cipuri GAAFET de 2nm cu rețele de distribuție a energiei pe spate (BSPDN).

Tehnica urmărește să îmbunătățească precizia de timp, economisind în același timp resursele valoroase de rutare de pe fața pipei. Studiul a fost publicat într-un articol tehnic care explorează spațiul de proiectare pentru această tehnologie emergente.

Rețelele de ceas sunt frecvent utilizate în circuitele integrate de performanță ridicată pentru a minimiza defaza și crește rezistența la variațiile de fabricație.

Totuși, implementările tradiționale consumă multe straturi de metal de pe fața pipei, care sunt deja solicitate intensiv de rutele de semnal.

Prin mutarea rețelei de ceas pe spatele pipei, echipa UCSC încearcă să elibereze resursele de pe fața pipei pentru căile de date și să reducă interferența.

Această abordare profitează de spațiul disponibil în arhitecturile cu BSPDN, unde distribuția energiei este deja mutată pe spate.

Cercetătorii au analizat diverse configurări de rețele de ceas de pe spate, variind densitatea mesh-ului și dimensiunile firilor.

Ce compromisuri apar la mutarea rețelei de ceas pe spate?

Au evaluat compromisurile între reducerea defazei, consumul de energie și supraccoperajul de rutare, folosind modele de simulare calibrate pentru procesele GAAFET de 2nm.

Rezultatele au arătat că rețelele de ceas optimizate de pe spate au atins o toleranță la defaza comparabilă cu versiunile de pe fața pipei, consumând însă mult mai puțină capacitate de rutare de pe fața pipei.

Dissiparea de energie a fost de asemenea mai mică, datorită lungimilor efective mai scurte ale firilor și necesității reduse de repetori. Studiul subliniază că chiar și densități modesti de mesh pe spate pot aduce îmbunătățiri semnificative în eficiența rețelei de ceas.

Un rezultat cheie legat de impactul stivării de via-uri între straturile de semnal de pe fața pipei și straturile de ceas de pe spate.

O densitate crescută de via-uri poate introduce tensiuni mecanice și afecta rendamentul, cerând o co-optimizare atentă cu plasarea mesh-ului de energie.

Cercetătorii au remarcat, de asemenea, că efectele termice generate de rutarea concentrată de pe spate trebuie monitorizate, mai ales în domeniile cu frecvență ridicată de ceas.

Deși există aceste provocări, metoda oferă o cale scalabilă în fața creșterii densității de tranzistori și scăderii spațiului disponibil de pe fața pipei.

Echipa a subliniat că cadrul lor permite proiectanților să exploreze mai multe configurări de la început, pentru a găsi punctele optime între putere, performanță și suprafață.

Lucrarea sugerează că rețelele de ceas de pe spate ar putea deveni o tehnică standard în nodurile viitoare, la care adoptarea BSPDN crește. Conform industriei, care se îndreaptă spre 2nm și beyond, inovațiile în layout-ul 3D al cipurilor vor fi critice pentru gestionarea complexității. Extensiile viitoare ale acestui cercetare pot include integrarea cu unelte de optimizare bazate pe învățare automată și co-proiectarea cu abordările de stivare 3D a cipurilor. Pentru moment, studiul UCSC oferă un pas concret spre o alocare mai inteligentă a resurselor în proiectarea VLSI de generație viitoare.